两个月莫得更新了，作家着实是懒。空余时代齐用来看脑残片打游戏了。自从26事件后h 动漫，越来越多的公众号潜入，内容也越来越丰富，许多打鸡血的作家，本东说念主是可望不可即。

    我思许多东说念主齐战争了7-16的工艺了，也很思了解更多对于这些方面的学问，然而作家不成说，不成讲，等过几年更多数了再讲吧。

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     本节主要讲讲input_delay、output_delay设立在master/generated/virtual-clock上的一些分散，以及io-latency的作用，作家莫得任何倾向哪种设立法子更好，仅仅作念一个分析。本文内容依然比拟多的，每个例子齐需要花一定的时代去看，去仔细分析。共3*2=6个例子，通盘例子包括简图仅仅作家的一些领略，为了匡助分析，可能有错，还请不惜见示。

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I_GC: set_input_delay on generated clock

先来望望最复杂的例子：

I_GC:1  SDC:

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I_GC:2 简图:

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    大黑框圈着的即是block，黑框外面的虚线是为了分析这个旅途而假定出来的旅途。

    黑框边上红色的点默示Master-clock(MC)的点，黑框内的绿色点默示generated-clock(GC)点，黑框外面黄色的点默示clock的肇始点，一般是PLL。

    本文通盘的例子齐带有generated-clock，即使该例子中没灵验到，也有GC，仅仅为了标明基于十足一样的design，仅仅由于input-delay设立的不同而形成不同的timing-path。黑框外面的红色或者绿点阐明不哀怜况可能有也可能莫得。在本例中，因为input-delay设立在了GC上，是以需要在黑框外面也假定一个GC以及GC对应的MC。

    对应图中的字母，不错取得：

    C = 0.1

I_GC:3， design真正旅途值：

    为了不祥更了了的默示timing-path，这里假定各个旅途上的值为底下所示（作念完CTS之后的值）：

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I_GC:4， io latency：

      作念完CTS之后，咱们不错在*.enc.dat/mmmc/views/mode/latency.sdc 底下找到底下的io latency:

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    io-latency分两种：

第一个叫作念是network-latency，这个latency是设立在generated-clock上的

第二个叫作念source-latency，这个latency是设立在master-clock上的

     这些值仅在分析IO-timing的时候有作用，具体起什么作用，咱们稍后进行分析。上头的值，对应图中的字母，不错取得：

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I_GC:5，等式：

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     第一个等式A=E。黑框外面的MC-GC的这段旅途聘请了真正的旅途值（然而通过第二个等式不错发现，这个值并不会对slack有任何的影响） 

    基于这个等式，不错对io-latency的作用轻便的进行分析：

   a， source-latency不会影响到timing的成果。

   b， network latency长期会影响到timing的成果。

是以有时候不妙手贱或者异常由的把这些io latency删掉。

I_GC:6，timing-report:

     这里再以 timing-report的花样列出这个等式

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I_MC: set_input_delay on master clock

I_MC:1， SDC:

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I_MC:2， 简图:

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    由于input-delay设立在MC上，黑框外面的假定旅途和上头第一个例子中假定旅途不一样，聘请最轻便的模子，没必要在黑框外假定一个GC和一个MC。

    对应图中的字母，不错取得：

    C = 0.1

I_MC:3，design真正旅途值:

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I_MC:4，io latency:

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  对应图中的字母，不错取得：

      S  = -0.4

I_MC:5，等式:

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    这里需要耀眼的极少，A= 0。这个比拟难连合点。咱们不错这么假定，PLL到外部的register（虚线register）之间莫得任何本体的buffer/cell存在，不错觉得这段delay是0.

    基于slack这个等式，不错对io-latency的作用轻便的进行分析：

   a，source  latency会影响timing

   b，network-latency 不会影响到timing

    不错看到和I_GC的情况随机相背。

I_MC:6，timing-report:

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I_VC: set_input_delay on virtual clock

I_VC:1， SDC:

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I_VC:2，简图:

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   该简图和I_MC的简图一模一样。

   对应图中的字母，不错取得：

    C = 0.1

I_VC:3， design真正旅途值:

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I_VC:4， io latency:

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    对于virtual-clock，莫得source-latency，有的是network-latency。

    对应图中的字母，不错取得：

    A = 0.4

    S = 0

I_VC:5， 等式：

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    基于这个等式，不错对io-latency的作用轻便的进行分析，：

   a， network-latency会影响timing

I_VC:6， timing-report ：

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O_GC: set_output_delay on generated clock

一样先分析最复杂的例子

O_GC:1， SDC:

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O_GC:2， 简图:

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    同I_GC的例子一样，由于output-delay设立在了GC上，需要在黑框外假定一个GC 和MC  

    对应图中的字母，不错取得：

    D = 0.1

O_GC:3， design真正旅途值:

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O_GC:4， io latency:

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    对应图中的字母，不错取得：

        X  = 0.15

        S  = -0.4

O_GC:5， 等式：

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    第一个等式同I_GC的原因一样。就不再说了。

    基于slack这个等式，不错对io-latency的作用轻便的进行分析，：

   a， source-latency不会影响timing

   b， network-latency长期会影响到timing

O_GC:6， timing-report：

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O_MC: set_input_delay on master clock

O_MC:1， SDC:

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O_MC:2， 简图:

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    和I_MC一样，莫得必要再黑框外假定一个GC和MC。亦然由PLL径直诱骗虚线register.

    对应图中的字母，不错取得：

    D = 0.1

O_MC:3， design真正旅途值:

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O_MC:4， io latency:

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    对应图中的字母，不错取得：

    S = -0.4 

O_MC:5， 等式：

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    这里需要耀眼的极少，X= 0。这个比拟难连合点。同I_MC的风趣疏导。

    基于slack这个等式，不错对io-latency的作用轻便的进行分析：

   a，source  latency会影响timing

   b，network-latency 不会影响到timing

    不错看到和O_GC的情况随机相背。

O_MC:6， timing-report：

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O_VC: set_output_delay on virtual clock

O_VC:1， SDC:

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O_VC:2， 简图:

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简图和O_MC的简图一样     

对应图中的字母，不错取得：

    D = 0.1

O_VC:3， design真正旅途值:

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O_VC:4， io latency:

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 对应图中的字母，不错取得：

     X = 0.4

O_VC:5， 等式：

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    这里S=0也比拟难连合，不错觉得外面的PLL径直诱骗MC。因为莫得任何的拘谨设立在MC上，block自身也看不到任何外面的旅途，是以这么假定是相等合理的。

    基于这个等式，不错对io-latency的作用轻便的进行分析：

   a， network-latency会影响timing

O_VC:6， timing-report ：

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